Intel ha conseguido un diseño brillante para la caché compartida de 8 MB de los procesadores Core i7. Ha superado a AMD con su núcleo Barcelona, cuya L3 apenas destaca en ancho de banda de lectura frente a la memoria principal y más bien sirve de buffer para evitar / disminuir la carga en la RAM del sistema.
En este caso analizamos el Core i7 920, el benjamín de la familia. La latencia en el 940 será peor (mayor frecuencia de núcleos, misma del Uncore) y algo mejor en el 965 EE.
Relación de frecuencia entre cores:uncore en la gama Core i7:
- Core i7 920. Cores:Uncore 20:16 (5:4)
- Core i7 940. Cores:Uncore 22:16 (11:8)
- Core i7 965 EE. Cores:Uncore 24:20 (6:5)
A valor más bajo mejor rendimiento y menor latencia.
Latencia con software convencional: CPUZ 1.23.
Según CPUZ, el core Nehalem disfruta de una ajustadísima latencia de 36 ciclos para su tercer nivel de caché. Una latencia verdaderamente brillante (solo añade 22 ciclos per se).
Análisis con software especializado: RMMA 3.8.
En la gráfica ya observamos una latencia inicial de 42 ciclos que va empeorando conforme se van dando más y más fallos del D-TLB.
Haciendo un análisis más pormenorizado, descubrimos el verdadero valor de la latencia L3 en Nehalem:
El punto de cruce de las cuatro gráficas corresponde con el valor real efectivo de la latencia L3 en condiciones reales: 49 ciclos.
Cierto es, que en caso de aciertos de D-TLB, curva verde (acceso pseudo-aleatorio) tenemos una latencia de 42 ciclos, este sería la latencia efectiva en el caso de software excelentemente programado.
Conclusiones:
De este análisis, resulta un valor cercano al de la L3 del AMD Phenom Barcelona de 65nm, unos 49 - 50 ciclos.
Lo que sí es cierto es que Nehalem supera amplísimamente a Barcelona en el ancho de banda de su L3 (de un artículo anterior):
" Al llegar al LLC (Last Level Cache) o último nivel de caché, en este caso la caché L3 la diferencia se torna abismal en favor de Core i7. En lectura de L3, Core i7 transfiere 8.40 Bytes/ciclo (8.08 B/ciclo al superar los 2 MB) mientras que Phenom se queda en unos anémicos e insuficientes 3.59 B/ciclo para atender un dual channel DDR2 1066. "
" La caché L3 de Phenom es claramente el punto débil de la arquitectura K10. AMD ha dotado de un bus de solo 64 bit a su L3 y esto limita gravemente sus prestaciones siendo menos de la mitad (transferencia del bus L2-L3) que en su nuevo rival, Core i7. "
Según los diseñadores de Nehalem, con el próximo Tick en su cadencia Tick-Tock, esperan reducir la latencia de L3 y, sobretodo, aumentar considerablemente su tamaño.
Este nuevo procesador Westmere, la versión de 32 nm de Nehalem, es esperado para Q4 2009 - Q1 2010 e incluirá estas innovaciones entre otras.
Como ya me temía(comentario artículo 5/11/8) TLB BUG EN NEHALEM:
ResponderEliminarhttp://www.fudzilla.com/index.php?option=com_content&task=view&id=10707&Itemid=1
Saludos.
Todo procesador tiene numerosos bugs o errata.
ResponderEliminarSon fallos en determinadas condiciones y el fabricante da la lista para que los desarrolladores de SOs y software adapten sus técnicas de programación y estos errores no se expresen.
Es algo común. Lo que falta saber es la importancia real de cada uno de los bugs.
En su día, y hablando del TLB bug del AMD Phenom Barcelona, ya confirmé el hecho de que nunca he visto en acción fallo alguno relacionado con el TLB bug en tal CPU.
Y he probado decenas (quizás más) de ellas y algunas muy estrictamente ...
Un saludo, Anónimo.